`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    14:59:44 12/01/2010 
// Design Name: 
// Module Name:    pinta_pantalla 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module pinta(input clk, input reg[7:0] x, input reg[6:0] y, output reg c);

reg n;
    

 always @(posedge clk)
		begin
		if(n==4)n=0;
		else n=n+1;
		end
			
always @ (x , y)
  if (n==1)
		begin 
		if ((x<40)&&(y<30)) c=1;
		else c=0;
		end
  else if (n==2)
		begin
		if ((x>=40)&&(y<30)) c=1;
		else c=0;
		end  
	else if (n==3)
		begin
		if ((x<40)&&(y>=30)) c=1;
		else c=0;
		end  
	else if (n==4)
		begin
		if ((x>=40)&&(y>=30) c=1;
		else c=0;
		end  

endmodule
